mosfet驅動電路結構及?自舉升壓結構雙電壓mosfet驅動電路?解析-KIA MOS管
信息來源：本站 日期：2018-12-20
mosfet驅動,跟雙極性晶體管相比，一般認為使MOS管導通不需要電流，只要GS電壓高于一定的值，就可以了。這個很容易做到，但是，我們還需要速度。
在MOS管的結構中可以看到，在GS，GD之間存在寄生電容，而MOS管的驅動，實際上就是對電容的充放電。對電容的充電需要一個電流，因為對電容充電瞬間可以把電容看成短路，所以瞬間電流會比較大。選擇/設計MOS管驅動時第一要注意的是可提供瞬間短路電流的大小。
第二注意的是，普遍用于高端驅動的NMOS，導通時需要是柵極電壓大于源極電壓。而高端驅動的MOS管導通時源極電壓與漏極電壓（VCC）相同，所以這時 柵極電壓要比VCC大4V或10V。如果在同一個系統里，要得到比VCC大的電壓，就要專門的升壓電路了。很多馬達驅動器都集成了電荷泵，要注意的是應該 選擇合適的外接電容，以得到足夠的短路電流去驅動MOS管。
4V或10V是常用的MOS管的導通電壓，設計時當然需要有一定的余量。而且電壓越高，導通速度越快，導通電阻也越小。現在也有導通電壓更小的MOS管用在不同的領域里，但在12V汽車電子系統里，一般4V導通就夠用了。
MOS管的驅動電路及其損失，可以參考Microchip公司的AN799 Matching MOSFET Drivers to MOSFETs。
1.低壓應用：當使用5V電源，這時候如果使用傳統的圖騰柱結構，由于三極管的be有0.7V左右的壓降，導致實際最終加在gate上的電壓只有4.3V。這時候，我們選用標稱gate電壓4.5V的MOS管就存在一定的風險。 同樣的問題也發生在使用3V或者其他低壓電源的場合。
2.寬電壓應用：輸入電壓并不是一個固定值，它會隨著時間或者其他因素而變動。這個變動導致PWM電路提供給MOS管的驅動電壓是不穩定的。為了讓MOS管在高gate電壓下安全，很多MOS管內置了穩壓管強行限制gate電壓的幅值。在這種情況下，當提供的驅動電壓超過穩壓管的電壓，就會引起較大的靜態功耗。
同時，如果簡單的用電阻分壓的原理降低gate電壓，就會出現輸入電壓比較高的時候，MOS管工作良好，而輸入電壓降低的時候gate電壓不足，引起導通不夠徹底，從而增加功耗。
3.雙電壓應用：在一些控制電路中，邏輯部分使用典型的5V或者3.3V數字電壓，而功率部分使用12V甚至更高的電壓。兩個電壓采用共地方式連接。這就提出一個要求，需要使用一個電路，讓低壓側能夠有效的控制高壓側的MOS管，同時高壓側的MOS管也同樣會面對1和2中提到的問題。
在這三種情況下，圖騰柱結構無法滿足輸出要求，而很多現成的MOS驅動IC，似乎也沒有包含gate電壓限制的結構。
一個相對通用的電路來滿足這三種需求。
電路圖如下：
用于NMOS的驅動電路
用于POMS的驅動電路
這里我只針對NMOS驅動電路做一個簡單分析：Vl和Vh分別是低端和高端的電源，兩個電壓可以是相同的，但是Vl不應該超過Vh。Q1和Q2組成了一個反置的圖騰柱，用來實現隔離，同時確保兩只驅動管Q3和Q4不會同時導通。 R2和R3提供了PWM電壓基準，通過改變這個基準，可以讓電路工作在PWM信號波形比較陡直的位置。
Q3和Q4用來提供驅動電流，由于導通的時候，Q3和Q4相對Vh和GND最低都只有一個Vce的壓降，這個壓降通 常只有0.3V左右，大大低于0.7V的Vce。 R5和R6是反饋電阻，用于對gate電壓進行采樣，采樣后的電壓通過Q5對Q1和Q2的基極產生一個強烈的負反饋， 從而把gate電壓限制在一個有限的數值。這個數值可以通過R5和R6來調節。
最后，R1提供了對Q3和Q4的基極電流限制，R4提供了對MOS管的gate電流限制，也就是Q3和Q4的Ice的限 制。必要的時候可以在R4上面并聯加速電容。
這個電路提供了如下的特性：
1，用低端電壓和PWM驅動高端MOS管。
2，用小幅度的PWM信號驅動高gate電壓需求的MOS管。
3，gate電壓的峰值限制
4，輸入和輸出的電流限制
5，通過使用合適的電阻，可以達到很低的功耗。
6，PWM信號反相。NMOS并不需要這個特性，可以通過前置一個反相器來解決。
在設計便攜式設備和無線產品時，提高產品性能、延長電池工作時間是設計人員需要面對的兩個問題。DC-DC轉換器具有效率高、輸出電流大、靜態電流小等優點，非常適用于為便攜式設備供電。目前DC-DC轉換器設計技術發展主要趨勢有：
(1)高頻化技術：隨著開關頻率的提高，開關變換器的體積也隨之減小，功率密度也得到大幅提升，動態響應得到改善。小功率DC-DC轉換器的開關頻率將上升到兆赫級。
(2)低輸出電壓技術：隨著半導體制造技術的不斷發展，微處理器和便攜式電子設備的工作電壓越來越低，這就要求未來的DC-DC變換器能夠提供低輸出電壓以適應微處理器和便攜式電子設備的要求，這些技術的發展對電源芯片電路的設計提出了更高的要求。
首先，隨著開關頻率的不斷提高，對于開關元件的性能提出了很高的要求，同時必須具有相應的開關元件驅動電路以保證開關元件在高達兆赫級的開關頻率下正常工作。其次，對于電池供電的便攜式電子設備來說，電路的工作電壓低(以鋰電池為例，工作電壓2.5～3.6V)，因此，電源芯片的工作電壓較低。
MOS管具有很低的導通電阻，消耗能量較低，在目前流行的高效DC-DC芯片中多采用MOS管作為功率開關。但是由于MOS管的寄生電容大，一般情況下NMOS開關管的柵極電容高達幾十皮法。這對于設計高工作頻率DC-DC轉 換器開關管驅動電路的設計提出了更高的要求。
在低電壓ULSI設計中有多種CMOS、BiCMOS采用自舉升壓結構的邏輯電路和作為大容性負載的驅動電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負載電容1～2pF的條件下工作頻率能夠達到幾十兆甚至上百兆赫茲。本文正是采用了自舉升壓電路，設計了一種具有大負載電容驅動能力的，適合于低電壓、高開關頻率升壓型DC-DC轉換器的驅動電路。電路基于Samsung AHP615 BiCMOS工藝設計并經過Hspice仿真驗證，在供電電壓1.5V ，負載 電容為60pF時，工作頻率能夠達到5MHz以上。
自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN輸入一個方波信號，利用電容Cboot將A點電壓抬升至高于VDD的電平，這樣就可以在B端輸出一個與輸入信號反相，且高電平高于VDD的方波信號。具體工作原理如下：
自舉升壓電路原理圖
當VIN為高電平時，NMOS管N1導通，PMOS管P1截止，C點電位為低電平。同時N2導通，P2的柵極電位 為低電平，則P2導通。這就使得此時A點電位約為VDD，電容Cboot兩端電壓UC≈VDD。由于N3導通，P4截止，所以B點的電位為低電平。這段時間稱為預充電周期。
當VIN變為低電平時，NMOS管N1截止，PMOS管P1導通，C點電位為高電平，約為VDD。同時N2、N3截止，P3導通。這使得P2的柵極電位升高，P2截止。此時A點電位等于C點電位加上電容Cboot 兩端電壓，約為2VDD。而且P4導通，因此B點輸出高電平，且高于VDD。這段時間稱為自舉升壓周期。
輸入端IN電路與A、B兩點電位關
實際上，B點電位與負載電容和電容Cboot的大小有關，可以根據設計需要調整。具體關系將在介紹電路具體設計時詳細討論。在圖2中給出了輸入端IN電位與A、B兩點電位關系的示意圖。
圖中給出了驅動電路的電路圖。驅動電路采用Totem輸出結構設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。
驅動電路原理圖
本驅動電路的設計思想是，利用自舉升壓結構將上拉驅動管N4的柵極(B點)電位抬升，使得UB>VDD+VTH ，則NMOS管N4工作在線性區，使得VDSN4 大大減小，最終可以實現驅動輸出高電平達到VDD。而在輸出低電平時，下拉驅動管本身就工作在線性區，可以保證輸出低電平位GND。因此無需增加自舉電路也能達到設計要求。
考慮到此驅動電路應用于升壓型DC-DC轉換器的開關管驅動，負載電容CL很大，一般能達到幾十皮法，還需要進一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅動管。這樣在輸入端由高電平變為低電平時，Q1導通，由N4、Q1同時提供電流，OUT端電位迅速上升，當OUT端電位上升到VDD-VBE時，Q1截止，N4繼續提供電流對負載電容充電，直到OUT端電壓達到VDD。
驅動電路傳輸特性瞬態響應
在OUT端為高電平期間，A點電位會由于電容Cboot 上的電荷泄漏等原因而下降。這會使得B點電位下降，N4 的導通性下降。同時由于同樣的原因，OUT端電位也會有所下降，使輸出高電平不能保持在VDD。為了防止這種現象的出現，又增加了PMOS管P5作為上拉驅動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導通周期內為高電平。
驅動電路的傳輸特性瞬態響應在圖4中給出。其中(a)為上升沿瞬態響應，(b)為下降沿瞬態響應。從圖4中可以看出，驅動電路上升沿明顯分為了三個部分，分別對應三個上拉驅動管起主導作用的時期。1階段為Q1、N4共同作用，輸出電壓迅速抬升，2階段為N4起主導作，使輸出電平達到VDD，3階段為P5起主導作用，維持輸出高電平為VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。
功率MOSFET屬于電壓型控制器件，只要柵極和源極之間施加的電壓超過其閥值電壓就會導通。由于MOSFET存在結電容，關斷時其漏源兩端電壓的突然 上升將會通過結電容在柵源兩端產生干擾電壓。常用的互補驅動電路的關斷回路阻抗小，關斷速度較快，但它不能提供負壓，故抗干擾性較差。為了提高電路的抗干 擾性，可在此種驅動電路的基礎上增加一級有V1、V2、R組成的電路，產生一個負壓，電路原理圖如下圖所示。
提供負壓的互補電路
當V1導通時，V2關斷，兩個MOSFET中的上管的柵、源極放電，下管的柵、源極充電，即上管關斷，下管導通，則被驅動的功率管關斷；反之V1關斷 時，V2導通，上管導通，下管關斷，使驅動的管子導通。因為上下兩個管子的柵、源極通過不同的回路充放電，包含有V2的回路，由于V2會不斷退出飽和直至 關斷，所以對于S1而言導通比關斷要慢，對于S2而言導通比關斷要快，所以兩管發熱程度也不完全一樣，S1比S2發熱嚴重。
該驅動電路的缺點是需要雙電源，且由于R的取值不能過大，否則會使V1深度飽和，影響關斷速度，所以R上會有一定的損耗。
（1）正激式驅動電路。電路原理如下圖（a）所示，N3為去磁繞組，S2為所驅動的功率管。R2為防止功率管柵極、源極端電壓振蕩的一個阻尼電阻。因不要求漏感較小，且從速度方面考慮，一般R2較小，故在分析中忽略不計。
正激驅動電路
其等效電路圖如下圖（b）所示脈沖不要求的副邊并聯一電阻R1，它做為正激變換器的假負載，用于消除關斷期間輸出電壓發生振蕩而誤導通。同時它還可 以作為功率MOSFET關斷時的能量泄放回路。該驅動電路的導通速度主要與被驅動的S2柵極、源極等效輸入電容的大小、S1的驅動信號的速度以及S1所能 提供的電流大小有關。由仿真及分析可知，占空比D越小、R1越大、L越大，磁化電流越小，U1值越小，關斷速度越慢。該電路具有以下優點：
①電路結構簡單可靠，實現了隔離驅動。
②只需單電源即可提供導通時的正、關斷時負壓。
③占空比固定時，通過合理的參數設計，此驅動電路也具有較快的開關速度。
該電路存在的缺點：一是由于隔離變壓器副邊需要噎嗝假負載防振蕩，故電路損耗較大；二是當占空比變化時關斷速度變化較大。脈寬較窄時，由于是儲存的能量減少導致MOSFET柵極的關斷速度變慢。
（2）有隔離變壓器的互補驅動電路。如下圖所示，V1、V2為互補工作，電容C起隔離直流的作用，T1為高頻、高磁率的磁環或磁罐。
隔離變壓器的互補驅動電路
導通時隔離變壓器上的電壓為（1-D）Ui、關斷時為D Ui，若主功率管S可靠導通電壓為12V，而隔離變壓器原副邊匝比N1/N2為12/[（1-D）Ui]。為保證導通期間GS電壓穩定C值可稍取大些。該電路具有以下優點：
①電路結構簡單可靠，具有電氣隔離作用。當脈寬變化時，驅動的關斷能力不會隨著變化。
②該電路只需一個電源，即為單電源工作。隔直電容C的作用可以在關斷所驅動的管子時提供一個負壓，從而加速了功率管的關斷，且有較高的抗干擾能力。
但該電路存在的一個較大缺點是輸出電壓的幅值會隨著占空比的變化而變化。當D較小時，負向電壓小，該電路的抗干擾性變差，且正向電壓較高，應該注意使其 幅值不超過MOSFET柵極的允許電壓。當D大于0.5時驅動電壓正向電壓小于其負向電壓，此時應該注意使其負電壓值不超過MOAFET柵極允許電壓。所 以該電路比較適用于占空比固定或占空比變化范圍不大以及占空比小于0.5的場合。
（3）集成芯片UC3724/3725構成的驅動電路
電路構成如下圖所示。其中UC3724用來產生高頻載波信號，載波頻率由電容CT和電阻RT決定。一般載波頻率小于600kHz，4腳和6腳兩端產生 高頻調制波，經高頻小磁環變壓器隔離后送到UC3725芯片7、8兩腳經UC3725進行調制后得到驅動信號，UC3725內部有一肖特基整流橋同時將 7、8腳的高頻調制波整流成一直流電壓供驅動所需功率。一般來說載波頻率越高驅動延時越小，但太高抗干擾變差；
隔離變壓器磁化電感越大磁化電流越 小，UC3724發熱越少，但太大使匝數增多導致寄生參數影響變大，同樣會使抗干擾能力降低。根據實驗數據得出：對于開關頻率小于100kHz的信號一般 取（400～500）kHz載波頻率較好，變壓器選用較高磁導如5K、7K等高頻環形磁芯，其原邊磁化電感小于約1毫亨左右為好。
這種驅動電路僅適合于信 號頻率小于100kHz的場合，因信號頻率相對載波頻率太高的話，相對延時太多，且所需驅動功率增大，UC3724和UC3725芯片發熱溫升較高，故 100kHz以上開關頻率僅對較小極電容的MOSFET才可以。對于1kVA左右開關頻率小于100kHz的場合，它是一種良好的驅動電路。該電路具有以 下特點：單電源工作，控制信號與驅動實現隔離，結構簡單尺寸較小，尤其適用于占空比變化不確定或信號頻率也變化的場合。
集成芯片UC3724/UC3725構成的驅動電路
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